设计应用

3D设计技术在SiP中的应用

李 扬 2018/9/13 12:01:00

0 引言

    SiP(System-in-Package)系统级封装技术已成为当前电子技术发展的热点,受到来自多个领域的关注。

    这些关注者包括传统的封装设计者,也包括传统的MCM设计者,更多来源于传统的PCB设计者,甚至SoC的设计者也开始密切关注SiP[1]

    传统的封装设计者通过SiP技术使得封装的功能多样化和系统化,MCM设计者将原有的二维平面化的MCM升级为3D立体化的SiP,PCB设计者通过SiP技术使系统尽可能地小型化,并且在功耗和性能上也取得一定的进步,SoC设计者则通过SiP技术作为SoC的低成本和快捷替代方案。

    SiP系统级封装有两个关键字:“系统”和“封装”,系统,是指能完成独立的一种或多种功能,由相互作用相互依赖的若干组成部分结合而成,具有特定功能的有机整体。系统能独立完成一定的功能,系统又是它从属的更大系统的组成部分。封装,就是把集成电路裸片(Die)放在承载体上,把管脚引出来,然后固定包装成为一个整体。封装的3个主要功能是:保护裸芯片、尺度放大、电气连接[2]

    SiP系统级封装则是通过封装的形式来实现系统功能的有机整体,并对系统内的多颗裸芯片进行保护,尺度放大,电气连接。这里的电气连接比普通封装多了一层含义,除了将裸芯片和封装外部电路进行电气连接之外,SiP还承担着对内部芯片之间的电气互联,这就使得SiP和普通封装有两大重要区别。(1)因为连接关系的复杂性,SiP通常需要原理图,而普通封装则可以通过网络表传递连接关系;(2)因为内部芯片互联的复杂性,SiP一定需要基板Substrate,而普通封装不一定需要基板,当然,现在比较复杂的单芯片封装一般也是需要基板的[3]

    现在大家谈及SiP,多从封装工艺的角度入手,往往淡化了系统本身能实现的功能。实际上,一款SiP能否取得成功并被市场认可,系统功能的定义是最重要的。系统功能定义包括了需要采用的各个芯片的功能,以及SiP系统最终能够完成的各种任务。系统功能定义好了,后面就是如何实现的问题了,这是本文要着重叙述的。

    本文作者这些年一直参与和指导国内各种类型的SiP项目,在不同的SiP项目中,采用了多种设计技术,深刻地体会到了不同的设计思路和技术带给项目的巨大差异,而3D设计技术则是SiP设计中区别于传统封装最为典型的,觉得很有必要把3D设计的思路和方法介绍给SiP设计者,使设计者在SiP项目一开始就能心中有数,并采用正确的设计思路和方法。

1 3D设计技术

    3D设计是SiP设计中区别于传统封装设计最为典型的设计技术。

    传统的封装设计或者PCB设计,通常从2D的角度去考虑,其设计环境也多是2D环境,设计师从顶视图的角度去观察和操作设计图纸,一般只关注X、Y方向的规则定义和布局、键合、布线、覆铜等操作。

    SiP则不同,为了在最小的面积内封装SiP系统中所需要的所有芯片,仅仅考虑X、Y方向是远远不够的。这时候,Z轴方向的考虑则带给了设计师广阔的设计空间,3D设计技术也应运而来。

    从实际项目的经验和工艺流程的特点,将3D设计技术分为两部分来阐述,分别是3D基板设计技术和3D组装设计技术。

2 3D基板设计技术

    一般的PCB板和普通的封装基板通常是二维设计。

    目前最常见的基板是通过通孔连接的多层基板,这种基板结构比较简单,采用Laminate层压法制作,即制作出每一层的导线或覆铜图形后,将多层压合在一起,然后进行钻孔和孔金属化[4]

    这种技术比较成熟,已经应用很多年,目前还存在广泛的应用,尤其是在设计密度不高的PCB中应用广泛。在国内军工和航空航天等行业的项目应用上,由于行业标准和规范的要求,目前主流的PCB还是采用通孔互联。

2.1 高密度互联HDI

    随着设计复杂程度提高,基板上的布线密度越来越高,传统的通孔工艺已经无法满足要求,出现了微孔和盲埋孔结合的工艺技术,称之为高密度互联[5]

    高密度互连HDI(High Density Interconnector)是生产封装基板或者PCB印制板的一种技术,HDI一般采用Buildup+Laminate结构,一般为N+M+N层。其中M代表Laminate层,采用机械钻孔工艺,线宽和线间距及孔径相对较大;N层为Buildup层,使用激光微孔工艺,提供更高精度的布线,同时孔比较小,不占用太多的布线空间,进一步提高了布线密度。

    Laminate通常被称为层压法,是指对每一层图形处理完成后,将多层基板压合到一起,然后再进行打孔和孔金属化,因为采用的是机械打孔,所以孔径较大,打孔效率也不高,但可以多层叠加后打孔,以提高打孔效率[6]。Buildup通常被称为积层法,是指对每一层图形处理完成后,先打孔,做孔金属化,然后在此基础上再累加一层,做图形处理、打孔、孔金属化,这种工艺采用激光打孔,打孔效率比较高,但通常只能打一层,为了缩短激光打孔时间,Buildup的介质一般比较薄,通常也比较软,一般选择树脂含量较高的106、1080等半固化片。

    图1是一个典型的2+4+2结构的8层HDI基板截面图。信号从第1层传递到第8层需要通过1-2的盲孔,2-3的埋孔,3-6的埋孔,6-7的埋孔以及7-8的盲孔,虽然穿越的孔数量多,但因为孔都比较短小,所以其叠加造成的寄生效应反而比1-8通孔的寄生效应小。

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    目前,此种结构的HDI工艺非常成熟,广泛应用于手机、数码相机等电子产品中。

2.2 腔体技术

    HDI技术大大提高了SiP基板的布线密度,然而随着基板表面安装器件的增多,基板的面积无法再缩小,同时,随着大规模数字电路芯片的应用,其Bond Wire通常会占用3~4排的Bond Pad空间,多重键合也带来了Bond Wire之间复杂的关系,以及外层Bond Wire过长而造成金丝塌陷。

    腔体Cavity作为陶瓷封装中最常见的一种基本的基板工艺,受到越来越多的重视。目前,随着技术的改进,在许多塑封基板中也开始使用腔体,如最新的龙芯CPU塑封基板就采用了腔体结构。

    腔体是一种3D立体结构,为了真实地模拟腔体结构,需要软件对3D立体结构有良好的支持。腔体Cavity是在基板上开的一个孔槽,通常不会穿越所有的板层(特殊情况下的通腔称之为Contour)。腔体可以是开放式的,也可以是密闭在基板内层空间的腔体,腔体可以是单阶腔体也可以是多阶腔体,所谓多阶腔体就是在一个腔体的内部再挖腔体,逐级缩小,如同城市中的下沉广场一样[3]。图2是SiP基板中的各种腔体结构。

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    图3是各种腔体在SiP设计软件中的3D截图。

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    通过腔体,芯片可以埋置在基板内部,节省表面安装空间。

    芯片安放在开放式腔体中,大致有以下3种原因:

    (1)腔体结构有利于键合线的稳定性,对于复杂芯片或者芯片堆叠,常常要采用多层键合线,键合线的排列经常有3~4排,这样外层键合线就会很长,跨度很大,不利于键合线的稳定性,而腔体结构则能有效改善这种问题,如图4所示。

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    (2)腔体结构有利于陶瓷封装的密封,采用腔体结构的陶瓷基板,芯片和键合线均位于腔体内部,只需要用密封盖板将SiP封装密封即可。如果无腔体结构,则需要专门焊接金属框架来抬高盖板的位置,这样就多了一道焊接工序,其焊缝的气密性也需要经过严格考核才能达到要求。

    (3)腔体有利于SiP双面安装器件。现在的SiP复杂程度很高,需要安装的器件很多,在基板单面经常无法安装上所有器件,需要双面安装器件。这时候,腔体结构就大有用武之地,通过腔体可以将一部分器件安装在SiP封装底部的中央,在封装底部外侧设计并植上焊接球,如图5所示。

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2.3 平面式埋置技术

    一般情况下,将分立的无源器件例如电阻、电容、电感埋入SiP基板采用两种技术,一种是前面讲到的腔体技术,另一种是通过特殊材料在基板中制作出不同形状的电阻、电容和电感,从而实现无源器件的埋置。平面式埋置技术是指将电阻、电容、电感等无源元件通过设计和工艺的结合,以蚀刻或印刷方法将无源元件做在基板表层或者内层,用来取代基板表面需要焊接的无源元件,从而提高有源芯片的布局空间及布线自由度,如图6所示。

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    (1)平面式埋置电阻技术

    平面式埋置电阻技术通常采用高电阻率的材料,制作成各种形状和不同电阻值的平面电阻,目前提供电阻材料主要有DuPont、Ohmega和TICER的阻性材料,工艺包括厚膜和薄膜两种工艺。

    (2)平面式埋置电容技术

    平面式埋置电容技术通常采用较大介电常数的介质材料。其结构类似于平行板电容器,两侧是金属层,中间是高介电常数、低介质损耗的介质薄层,从而提升电容量。可选材料为电容材料有3M、DuPont、Gould和Huntsman等多个厂家的容性材料。

    (3)平面式埋置电感技术

    平面式埋置电感技术通常采用蚀刻铜箔或者镀铜形成螺旋、弯曲等形状,或者利用层间过孔形成螺旋多层结构。其特性取决于基材参数和图形形状结构。目前能支持的电感值比较小,仅有几纳亨到几十纳亨,主要以应用在高频模块中为主。

    图7为平面式埋置电阻、电容、电感基本结构。

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    相对而言,平面埋入电阻结构比较简单,常采用厚膜工艺,即加工艺,需要在两个金属端子之间印刷出电阻形状,目前比较常用的4种形状是矩形、大礼帽形、折叠形、蜿蜒形,如图8所示。矩形结构简单,最为常见,大礼帽型的突出部分便于进行激光调阻,折叠型占用空间较小,比较适合阻值较小的印刷电阻,蜿蜒型则适合阻值较大的印刷电阻。

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    平面埋置电容结构相对复杂,一般分为交叉指型、印刷式和夹层式。

    交叉指型电容,其形状如同两只手的手指相对交叉一样,作为一个完整的元件放置在一个电气层中,中间填充介质。印刷式电容,其结构为底部两块金属,分别作为此电容的两个端子。其中一块面积较大,上面覆盖介质,然后上面再印刷一层导体,导体一端位于介质层上方,另外一端和面积较小的金属端子搭接,其有效面积为被介质隔开的底层金属和印刷导体所重叠的面积。夹层式电容,其结构比较复杂,包含顶层金属、介质、底层金属以及一个过孔。图9为3种平面埋置电容结构。

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    另外,还有一种埋置电容的方法就是在整个介质层中加入一层电容层,这种方式工艺相对简单,请参看图6中的电容材料层。

3 3D组装设计技术

3.1 芯片堆叠技术

    在SiP设计中,为了最大范围地节省空间,缩小基板的面积,经常会采用芯片堆叠设计,将多个芯片堆叠在一起,中间插入介质或采用特殊工艺进行电气隔离。按照堆叠形式,主要分为金字塔型堆叠、悬臂型堆叠和并排堆叠3类。

    金字塔型芯片堆叠,是指按照从大到小的顺序依次堆叠,其中最底层的芯片可为键合芯片Bond Wire Die,也可是倒装焊芯片Flip Chip Die,如图10所示。

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    悬臂型堆叠,在芯片堆叠设计中,经常会需要将同样大小的芯片或不同形状的芯片进行堆叠,这时候就不可避免地用到悬臂型堆叠,堆叠中须插入一定厚度的介质,用以垫高上层芯片,避免影响下层芯片的Bond Wire。其加工方法则是从下往上,堆叠一层键合一层,然后再堆叠,再键合,以此类推,如图11所示。

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    并排堆叠,在芯片堆叠设计中,有一种情况是两个或者多个小的芯片并排堆叠在某个大芯片的上方,即多个芯片位于堆叠的同一个平面,中间需插入转接板,上层芯片先通过键合或者倒装焊形式将信号连接到转接板,然后通过转接板再次键合,将信号引到SiP基板,如图12所示。

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3.2 TSV技术

    硅通孔TSV(Through Silicon Via)正成为SiP 3D组装的一种新方法,即在芯片的周边进行通孔,然后进行芯片或晶圆的堆叠,为设计人员提供了比引线键合和倒装芯片堆叠更自由、更高的密度和空间利用率。与Wire Bonding的芯片堆叠技术不同,TSV能够使芯片在三维方向堆叠的密度最大,外形尺寸最小,并且大大改善芯片速度和降低功耗。TSV被称为继Wire Bonding、TAB和FlipChip之后的第四代封装技术[3]

    目前,TSV的应用主要包括芯片直接互联和硅转接板互联。

    芯片上的TSV-1,在这里把在裸芯片上直接打孔的TSV称之为I型TSV,简称TSV-1。

    在TSV-1中,多个垂直堆叠的芯片通过穿过芯片堆叠的垂直孔互连,如图13所示。

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    转接板上的TSV-2,前文提到,在进行并排堆叠的时候,需要用到转接板,这种转接板目前应用比较多的是硅基板,通过在硅基板上进行布线并打孔,硅基板上下层均可布线,并通过在硅基板上的通孔将上下层的布线连接起来,这种穿透硅基板的通孔也被称之为TSV,这里称之为II型TSV,简称TSV-2,如图14所示。

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    目前TSV-2在SiP中应用也非常普遍,主要应用硅基板的高密度特性,提高布线的互联密度。

3.3 PoP封装堆叠

    PoP(Package on Package)将超薄的小管脚间距球栅阵列(BGA)封装堆叠起来,并装配到表面。如图15所示,这些BGA封装经过特殊的设计,能够通过一个灵活、但仍算标准的结构来实现逻辑器件与存储器件等的互连[3]

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    PoP可以作为3D SiP技术一个有效且实用的补充,目前在手机等电子产品中应用广泛。

4 结论

    3D技术是SiP系统级封装中最典型也是最具特色的技术,本文从设计的角度出发,将3D设计技术分为3D基板设计技术和3D组装设计技术。

    首先讲述了通过HDI高密度互联技术提高基板布线密度,然讲述了通过基板腔体实现芯片的灵活安装,例如通过底部腔体,在SiP基板下方安装芯片,而不影响SiP封装在PCB上的安装。

    在平面式埋置技术中,讲述了如何通过不同的材料和工艺,实现在基板内部埋置电阻、电容、电感等无源器件。

    在3D组装设计技术中,也从设计的角度讲述了芯片堆叠,包括金子塔形堆叠、悬臂型堆叠和并排堆叠。随后讲述了两种形式的TSV技术,TSV-1是在芯片上直接进行打孔和互联,TSV-2是在硅转接板上进行打孔和互联。

    最后,结合3D基板设计技术和3D组装设计技术,可以得到一幅在SiP设计中可能用到的3D技术全图,如图16所示。

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    另外,PoP技术以封装进行堆叠,也是对3D SiP组装技术的有效补充。SiP项目设计师或者项目负责人可根据SiP项目的实际情况,合理选择不同的3D设计技术的组合,设计出一款成功的SiP产品。

参考文献

[1] 李扬.SiP系统级封装设计仿真技术[J].电子技术应用,2017,43(7):47-50,54.

[2] Li Yang.SiP System-in-Package design and simulation—Mentor EE flow advanced design guide[M].WILEY,2017.

[3] 李扬,刘杨.SiP系统级封装设计与仿真—Mentor Expedition Enterprise Flow高级应用指南[M].北京:电子工业出版社,2012.5.

[4] TUMMALA R R,SWAMINATHAN M.系统级封装导论——整体系统微型化[M].北京:化学工业出版社,2014.

[5] Mentor Graphics.Advanced Packaging Guide,Release X-ENTP VX.2[Z].2016.

[6] GARROU P E,TURLIK L.多芯片组件技术手册[M].王传声,叶天培,等,译.北京:电子工业出版社,2006.



作者信息:

李  扬

(奥肯思科技有限公司,北京100045)

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