引言
现场可编程门阵列（Field Programmable Gate Array, FPGA）的可编程特性使其在智能驾驶、航空航天等领域取得广泛应用[1-3]。随着先进工艺的不断突破，FPGA的高集成度和大规模使得测试用例增加、测试时间增长，测试成本随之增加[4-5]。FPGA内部的互连资源（Interconnection Resourse, IR）主要用于各输入输出端口、可编程模块、IP核等之间的互连，占全部资源的20%至50%，互连资源覆盖率不仅是FPGA器件测试的重点、难点，而且在量产测试中测试用例最多、测试用时最长[6-7]。
在以往的量产中，为了保证FPGA出厂的高可靠性，一直注重FPGA量产过程中的测试覆盖率提升，通过不断增加测试用例来实现互连资源的高覆盖率，虽然成本增加但保证了供货的质量[8-9]。在互连资源测试过程中，被测的每一条互连线几乎遍历了FPGA内部的所有开关矩阵，其冗长的布线路径是导致互连线功能测试过程中高、低电平跳变传输延迟的主要因素[10-11]，所以在进行测试时会设置过量延迟等待时间以保证功能测试通过。尽管这一问题为工程师们熟知，但在量产过程中为了测试的稳定性都会增加冗余延迟等待。因此，为了进一步提高测试效率、节约测试时间和成本，本文在不牺牲互连测试覆盖率的情况下，重点研究互连线延迟对测试时间的影响。
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作者信息：
林晓会1，陈宇轩1，宋国栋1，陶开强2
（1.中国电子科技集团公司第五十八研究所，江苏 无锡 214035；
2.中国人民解放军95937部队，辽宁 阜新 123000）
