0 引言
锁相环是一个能对输入信号进行自动跟踪的负反馈控制电路。锁相环在通信、无线电电子学、自动控制和电力系统自动化等领域得到了极为广泛的应用，其性能的好坏将直接影响整个电子系统的工作性能[1]。随着数字技术的不断发展，全数字锁相环的应用范围也更加广泛[2]。全数字锁相环具有比模拟锁相环更多的优点，它可以解决模拟锁相环中设计复杂性较高、可移植性较差和对噪声十分敏感等问题[3]。对于系统芯片而言，系统运行速度和功耗是衡量其性能优劣的重要指标之一，如何提高其运行速度和降低其功耗是国内外学者关注的热点问题[4]。全数字锁相环作为系统芯片中常用的功能模块，这些问题也是我们在设计锁相环时迫切需要解决的问题。另一方面，提高锁相环的锁相速度与增强锁相环的稳定性是相互矛盾的。在锁相环设计时，若数字滤波器的参数取较小值，可加快锁相环的锁相速度，缩短锁相时间，但在系统锁定后会出现相位抖动，影响系统的稳定性；而其参数取较大值时，虽可减小相位抖动，增强系统的稳定性，但却又会造成锁相速度变慢。由于传统全数字锁相环中数字滤波器的参数是固定不变的，不能实现参数的动态调节，因此，在锁相环设计时只能取某一固定的折中值，这就不能从根本上解决同时提高锁相环的动态性能与稳态性能之间所存在的矛盾，也就不能最大限度地提高锁相系统的整体性能。
本文提出的基于流水线技术的全数字锁相环，一是能够提高锁相系统的运行速度，降低系统功耗；二是可实现数字滤波器参数的动态调节，从根本上解决提高锁相速度与增强系统稳定性之间的矛盾。文中介绍了该锁相环的系统结构、工作原理及主要模块的设计方案。利用 Quartus II软件工具对电路系统进行了仿真验证，并根据仿真结果对电路参数的变化对锁相系统的影响进行了分析[5]。
1 流水线技术
1.1 流水线技术的工作原理
流水线技术在速度优化中是常用的技术之一，它能显著地提高设计电路的运行速度上限[6]。为了保障数据的快速传输，必须使系统运行在尽可能高的频率上，但如果某些复杂逻辑功能的完成需要较长的延时，就会使系统很难运行在高的频率上。在这种情况下，可使用流水线技术，即在长延时的逻辑功能块中插入触发器，使复杂的逻辑操作分步完成，减少每个部分的处理延时，从而使系统的运行频率得以提高[7-8]。流水线设计的代价是增加了寄存器逻辑，即增加了芯片资源的耗用。具体工作原理如图1所示。
图1(a)中的最高工作频率为1/Ta；在图1(b)中，将图1(a)中延时较大的组合逻辑电路分解为两个延时较小的组合逻辑电路，并在该电路中插入一个寄存器，其中Ta=T1+T2，T1≈T2。该电路中第一级由输入寄存器、组合逻辑电路和插入的寄存器构成，其最高工作频率约等于1/T1；第二级由后一个组合逻辑电路和寄存器构成，其最高工作频率约等于1/T2。因此，该流水线电路结构的最高工作频率约等于1/T1，与图1(a)的电路结构相比较，其电路的整体运行速度得到显著的提高。
1.2 流水线技术的应用
采用流水线技术可以优化计数器的电路，以24位计数器为例，该计数器的进位链很长，必然会降低工作频率。若将其分割成3个8位的计数器，每当8位的计数器计到255后，可利用进位信号触发下一个8位的计数器工作，这样便可减少系统的工作延迟，从而达到提高系统信息处理速度的目的[9]。具体实现过程如图2所示。
其中图2(a)为没有采用流水线技术的24位的电路结构，图2(b)为采用流水线技术设计的电路。从图2(b)中可以看出，将24位的计数器分为三级流水线设计，每一级为一个8位计数器，其中第一级计数器的位数为0～7位，第二级计数器位数为8～15位，第三级计数器的位数为16～23位。每当低一级的8位计数器产生进位信号时，触发高一级的8位计数器开始计数，以此类推进行累加计数。采用这种流水线计数器的电路结构，可提高计数器在进位链上的处理速度，进而提高整体电路的运行速度。
2 锁相环主要电路模块的设计
本文所提出的全数字锁相环的系统框图[10]如图3所示，该锁相环主要由数字鉴相器、自动变模电路、数字滤波器、加扣脉冲控制电路和N分频器组成。其中数字鉴相器由双D触发器实现，其主要作用是通过比较输入信号fin与输出反馈信号FOUT之间的相位变化，产生相位误差信号ue、超前信号up和滞后信号ud。数字滤波器主要由可逆计数器构成，它可根据超前信号或滞后信号进行加计数或减计数，当计数值达到计数器的模值时，产生进位信号inc或借位信号dec，其中可逆计数器的模值km（即该滤波器的参数）由自动变模电路提供，该信号可根据误差信号ue的大小自动产生。加扣脉冲控制电路和N分频器构成了数字振荡器，当inc信号为高电平时，在数字序列信号IDout中插入一个脉冲；当dec信号为高电平时，在IDout中扣除一个脉冲，再经过N分频器得到调节后的输出信号FOUT。将该输出信号反馈到数字鉴相器，通过锁相系统对相位误差的反复调节，最终达到相位的锁定。
2.1 流水线自动变模电路设计
数字滤波器的动态参数主要由自动变模电路提供，其中自动变模电路主要是由一个时间数字转换模块(TDC)和变模控制器构成，其主要作用是根据数字鉴相器输出的相位误差的大小来改变数字滤波器中可逆计数器的模值km。当相位误差较大时，输出较小的模值，以便加快锁相速度；而当相位误差较小时，输出较大的模值，以减小环路锁定后的相位抖动。
根据本文提出的流水线计数器的设计理念，对TDC模块中的20位计数器采用5级流水线设计，其中第一级计数器的位数为0～3位，第二级计数器位数为4～7位，第三级计数器的位数为8～11位，第四级计数器的位数为12～15位，第五级计数器位数为16～19位。采用超高速集成电路硬件描述语言(VHDL)对流水线电路结构的TDC模块进行设计，该模块的RTL级电路图如图4所示。
在采用VHDL完成变模控制器的设计之后，再将两个模块连接起来，便可得到流水线自动变模的电路如图5所示。其输入信号ue为相位误差信号，输出信号km是提供给数字滤波器中可逆计数器的可变模值。
2.2 流水线数字滤波器设计
数字滤波器主要由8位可逆计数器构成，对该可逆计数器采用2级流水线设计，第一级计数器的位数为0～3位，第二级计数器为位数为4～7位。采用 VHDL对流水线电路结构的数字滤波器进行设计，该模块的RTL级电路如图6所示。其输入信号km为计数器的模值，输出信号dec和inc信号分别为加扣脉冲控制电路的控制信号。
数字滤波器的仿真波形如图7所示，从图中可以看出当km的值分别取2，4，8，32时，相应dec和inc信号出现的频率是不同的。这说明该数字滤波器能够根据模值km的大小，自动调节其输出控制信号的频率，进而可实现对锁相环工作过程的动态调节。
2.3 流水线分频器设计
该分频器是由24位计数器构成，其分频系数可调。对该计数器采用3级流水线设计，其中第一级计数器的位数为0～7位，第二级计数器位数为8～15位，第三级计数器的位数为16～23位。同样，采用 VHDL对流水线电路结构的分频器进行设计，该模块的RTL级电路图如图8所示。
3 锁相系统的整体设计与仿真
该锁相系统的整体设计采用自顶而下的设计方法，首先，用VHDL语言对各模块进行编程设计，在完成各模块的设计之后，再按照系统设计方案将各模块连接起来构成系统顶层电路，该系统电路如图9所示。其中jianxq为数字鉴相器，zdjc为自动变模电路，bknjs8为数字滤波器，ID为加减脉冲控制电路，divN8为N分频器。Clk为时钟信号，fin为输入信号，km为可逆计数器的模值。
系统时钟频率取200 MHz，输入频率为50 MHz时，对顶层电路进行系统仿真，其结果如图10所示。
取同一系统时钟频率，当输入频率由50 MHz跳变为25 MHz时，其仿真波形如图11所示。
从图10可以看出，在相位调节区间，锁相环中可逆计数器的模值km 随着相位误差的不同而变化，这样可以加快其锁定速度；在相位锁定区间，则会自动选择本系统所设置的最大模值km，故可大大减小环路输出信号相位的抖动，提高了系统的稳定性。从图11可以看出当输入频率发生跳变时，锁相环能够在输入信号频率发生跳变后的第一个周期内快速锁定信号的频率，并迅速对相位误差进行调整，大约经过2.5 μs便可锁定，且锁定后同样自动选择最大的km值。由此可以看出该锁相环能够根据其不同的工作过程对系统参数进行动态调节，从根本上解决了提高锁定速度与稳定性之间的矛盾，提高了锁相系统的整体性能。
取系统时钟频率为200 MHz，输入信号频率为50 MHz时，分别对传统锁相环和流水线锁相环进行了系统仿真，并对仿真结果进行时序分析和功耗分析。具体结果分析如表1所示。
从以上表格可以看出，首先，与传统的锁相环相比，流水线电路结构锁相环的系统延时减少了1.278 ns。其次，时钟频率为200 MHz时，其系统的总功耗比传统的锁相环减少了630 μW。由此可见，具有流水线电路结构的全数字锁相环可以减少系统延时，提高系统的工作速度，并可减少系统的总功耗。
4 结论
本文所提出的全数字锁相环采用流水线技术优化了系统的电路结构，减少了系统延迟，提高了系统的运行速度，降低了系统的总功耗。由于数字滤波器的参数可以动态调整，故既能提高锁相速度，又可增强系统的稳定性，从而很好地解决了两者之间所存在的矛盾。
参考文献
[1] Guo Xiaoqiang，Wu Weiyang，Chen Zhe.Multiple complex-coefficient-filter based phase-locked loop and synchronization technique for three-phase grid-interfaced converters in distributed utility networks[J].IEEE Transactions on Industrial Electronics，2011，58(4)：1194-1204.
[2] 彭咏龙，路智斌，李亚斌.基于FPGA的改进型全数字锁相环的设计[J].电源技术，2015，39(2)：410-412.
[3] STASZEWSKI R B，MUHAMMAD K，LEIPOLD D，et al.All-digital TX frequency synthesizer and discrete time receiver for Bluetooth radio in 130-n/n CMOS[J].IEEE Journal of Solid-State Circuits，2004，39(12)：2278-2291.
[4] 单长虹，陈忠泽，单健.基于双边沿触发计数器的低功耗全数字锁相环的设计[J].电路与系统学报，2005，10(2)：142-145.
[5] 黄保瑞，杨世平.基于FPGA的全数字锁相环设计[J].电子测试，2014(8X)：33-34.
[6] 潘松，黄继业.EDA技术实用教程VHDL版(第5版)[M].北京：科技出版社，2013.
[7] 崔秀敏.基于FPGA的流水线技术设计与实现[J].Science & Technology Information，2010(7)：76-77.
[8] 何永泰，董刚，黄文卿.流水线技术在FPGA设计中的实现[J].天津工业大学学报，2006，25(4)：84-86.
[9] Xu Liangge，LINDFORS S.A high-speed variable phase accumulator for an ADPLL architecture[J].2008 IEEE International Symposium on Circuits and Systems，2008.
[10] 单长虹，邓国扬.一种新型快速全数字锁相环的研究[J].系统仿真学报，2003，15(4)：581-583.
作者信息:
田 帆，杨檬玮，单长虹
（南华大学 电气工程学院，湖南 衡阳421001）
