设计应用

中大功率达林顿管版图设计

0 引言

    功率电子电路大多要求具有大电流输出能力,以便驱动各种类型的负载。功率驱动电路是功率电子设备输出电路的一个重要组成部分,大电流达林顿晶体管阵列结构广泛用于这类可控大功率器件[1]。达林顿阵列结构具有较高的电流增益,驱动能力强,达林顿结构用作输出级,为单片高压大功率集成电路驱动能力提供了可能[2]

    单片高压功率模拟IC具有电源电压高、输出电流大的特点,达林顿晶体管结构广泛用于中大功率模拟IC产品中。为了达到较高的电流承载能力和耐压特性,达林顿管阵列需要并联的晶体管数量巨大。在输出大电流时,电路工作会产生很大的热量,对版图的布局和散热造成很大困难,需要提出一种兼顾性能和版图面积的达林顿管版图结构。

1 大电流特性设计

    本文达林顿阵列结构版图已用于一款高压大功率运放的输出级。电路输出级采用复合NPN达林顿管驱动大电流,要求版图具有输出9 A峰值大电流能力。

1.1 电路设计

    电路输出级为双端输入、单端并联输出的对称结构。如图1所示,上下两端分别为复合共集、共射输出,T1、T2和T3、T4构成NPN+NPN复合达林顿结构, T1、T2发射极输出,T3、T4集电极输出,其中T2和T4阵列分别并联了18 000个小功率NPN管。两端功率管同时工作时,可以实现动态电流的双倍输出。

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1.2 版图布局对称性和热均匀性

    为保证上下管电流的对称性,达林顿管版图上下对称分布。如图2所示,基极金属连接和叉指结构对称分布,发射极金属连接位于内侧对称分布,叉指结构沿着电流方向不断变宽对称分布。在大电流通过时,由于器件等寄生因素带来的热效应,版图设计时还需考虑热对称性和热均匀性[3]。上下两组达林顿管,阵列单元内由顶部至底部不断加宽,降低电流顶部和底部的不均匀导致的局部温度过高。同时较高的匹配性和对称布局也可防止由于工艺原因造成的电路性能失调。由图2热度梯度表显示,热量分散均匀。

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1.3 阵列结构射出大电流设计

    两组达林顿管,上半部分所有阵列单元发射极电流通过宽发射极金属从底部引出,下半部分电流从集电极顶部引出,中间通过宽金属输出9 A的电流,减少了走线面积。当版图侧边出线时,所有的电流会流经出线侧底部很小的一块金属,如图3所示,电流产生的热量远远超过另外一侧,当电流密度超过金属的最大电流密度时,会烧断金属连线。当采用底部宽金属出线,可有效避免电流在侧边出线时,版图拐角造成的大电流积累,超过拐角金属的最大电流密度,造成版图失效。

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    在大电流环境下为了保证达林顿管对电流的放大作用,发射极金属需承受IO=9 A电流,共有180个指状发射区,每个指状发射区需承受50 mA电流大小。

    采用70 V双极型晶体管工艺,M1的电流密度约为J=1 mA/μm,M1金属层电阻ρ=0.058 Ω/μm,发射极接触孔电阻R=2.1 Ω/cont。单个发射极叉指宽度w=10 μm,每个叉指含n个接触孔,叉指长度为L。所能承受的电流大小I1由下式可得:

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    经计算每个叉指能承受的电流大于50 mA。

1.4 阵列结构单元稳定性设计

    用作大电流环境时,由于载流子的堆积,发射极边缘所承受的压降较中间更大。同时发射区版图电流从底部引出,较顶部所承受的电流更大,发射极条状结构越长,电流分布就会越不均匀[4]。在不改变发射极长度的情况下,为增加达林顿阵列结构的稳定性,如图4所示,发射区宽度从顶部至底部不断加宽,增大电流的承受能力,同时发射指加宽也能减小发射极去偏置效应,缩短发射指长度,减小限流电阻的值,降低功耗。为了避免发射极去偏置效应,在每个发射极连线中插入限流电阻,重新分配叉指流过的电流,限制指状发射极的电流大小。每个叉指上晶体管约能承受1/4限流电阻上电压[5],金属最大电流密度为J,发射指长度为L,宽度为W,发射极基极的电压差为Vbe,由式(2)可得所需电阻阻值R。

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1.5 最大化发射极有效周长

    选用70 V双极型工艺,为保证NPN管在大电流情况下的放大能力,需要足够的发射极有效周长,增大放大倍数。版图设计时,基极叉指分布在发射极叉指两侧,对应的剖面图如图5所示,等深的基区分布于发射区的两侧充分利用发射极面积。由于轻掺杂的基区,会导致大电流时,发生发射极集边效应,NPN管工作时载流子会聚集在发射极一侧。当两边均被等宽的基区包住时,基区载流子会在电流通过时聚集在发射极的两侧和底部,增大了有效发射区面积。

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1.6 提高布线平整性设计

    功率达林顿管工作时电流较大,且达林顿管占用面积较多。若采用传统的双极型工艺,会在刻蚀的区域产生较高台阶,大电流工作时,凹凸不平的表面会使电流积聚,导致金属连线断裂。本次设计改进了双极型工艺,采用了STI、LOCOS工艺实现集成器件等平面结构,降低器件整体台阶高度,提高铝布线平缓度,降低电流分布受台阶的影响。工艺流程为隔离扩散后有源区中刻出场区后,通过高密度等离子体刻蚀形成浅槽,通过注入提高场开启,然后高压氧化,形成基本平缓的表面,再在有源区内制作器件。改进后如图6所示,发射区、基区、集电区高度近乎相同,台阶有效降低,布线平整性提高,降低了大电流达林顿管受布线台阶影响。

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2 仿真验证

    达林顿阵列版图设计完成后,经过Calibre_DRC验证满足70 V高压双极型版图规则,通过软件Calibre_xRC提取寄生参数用于后仿。添加版图寄生参数后,电源±35 V供电,负载电阻选用6 Ω,负载电容选用100 pF,通过Cadence_spectre完成了后仿真。电路仿真结果如图7所示,正向电流峰值达到9.52 A,反向电流为-9.04 A。添加提取的版图寄生参数,后仿真结果如图8所示,正向电流为9.02 A,负向为8.84 A,满足输出9 A动态电流要求。

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    大功率运放芯片整体版图如图9所示,输出级达林顿管面积为4 000 μm×2 251.5 μm,约占芯片内部核心面积的6/7,后仿真结果达到要求,没有违反设计规则,可进行流片。

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3 结论

    本文基于70 V高压双极型工艺,设计了一种中大功率达林顿阵列版图结构。采用单元阵列对称叉指结构,散热均匀,稳定性好,改进工艺采用等平面布线结构后,降低了布线台阶,提高了面积利用率。版图用于一款高压功率运放的输出级,添加相关寄生参数后仿真结果表明,能够达到电路驱动9 A峰值电流。

参考文献

[1] 万天才.高压大电流达林顿晶体管阵列系列产品及其应用[J].国外电子元器件,2001,22(2):19-21.

[2] REZA G R.BJT-BJT,FET-BJT,and FET-FET[J].IEEE Circuits & Devices Magzine,2004,20(6):17-22.

[3] 洪慧,韩雁,文进才,等.功率集成电路技术理论与设计[M].杭州:浙江大学出版社,2011.

[4] SAINT C,SAINT J.集成电路版图设计IC Mask Design[M].北京:清华大学出版社,2003.

[5] HASTINGS A.模拟电路的版图的艺术[M].北京:电子工业出版社,2011.



作者信息:

徐凯英1,马  奎1,2

(1.贵州大学 大数据与信息工程学院,贵州 贵阳550025;2.贵州省微纳电子与软件技术重点实验室,贵州 贵阳550025)

叉指结构 单元阵列 大电流驱动 达林顿版图