0 引言
PCI-Express(Peripheral Component Interconnect Express，PCIe)作为第三代高性能通用I/O总线技术，可以视作是PCI总线的改进版本。它不单继承了PCI的一些良好特性，实现了PCI总线协议全部软件的向下兼容[1-2]，同时，在总线结构上进行了革命性的改变：一是从并行式变为了串行式，二是采用了点对点的互连技术[3]。此外，PCIe也支持如热插拔、功耗管理、质量服务等高级特性[4]。
目前PCIe5.0可支持最快32 GT/s的传输速率，同时，不仅支持单通道数据传输，也可以支持2路、4路、甚至32路的多通道数据传输。然而，在PCIe进行多通道数据传输时，即使使用同样的时钟源从发送端进行数据发送，如果不在接收端进行处理，仍然无法保证所有通道的数据能够同时抵达接收端[5]。因此各个通道间就会存在时差，这是因为实际电路中存在数据的传输延时。导致延时的因素有：(1)各通道信号线的长度不同；(2)线路板在印刷时的阻抗存在差别；(3)由于数据的串化和解串引入延迟；(4)外部因素例如温度的影响等[6-7]。
因为各通道的延时来源不尽相同，必然会使得各通道上的延时也有所区别。这也给消除多通道数据传输的延时误差带来了更大的设计压力。图1所示为以四通道为例的情况。
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作者信息：
王可扬，吉 兵，屈凌翔
(中国电子科技集团公司第五十八研究所，江苏 无锡214072)
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