台积电完整HPC平台亮相 助力2029年AI芯片算力飙升50倍

8月31日消息，台积电高性能运算业务开发处处长兼全球AI与HPC业务开发处长李湘在SEMI Taiwan 2026半导体先进制程科技论坛的演讲中指出，AI运算需求每年暴增5倍，使“算力需求”与“内存带宽墙”成为核心瓶颈。为此，台积电推出HPC平台，整合先进制程、3DFabric与硅光子技术全力突围。

李湘表示，异质整合是突破算力极限的唯一解决方案。在逻辑制程上，台积电全面迈向纳米片（Nanosheet）构架，继N2、A16后，规划2028至2029年迈入A14等埃米制程。其中、3D堆叠SoIC自2023年量产以来，互连密度较传统2.5D高出56倍，预计2026年推N2P-on-N3P、2029年达A14-on-A14，间距微缩至4.5微米。

此外，CoWoS封装将于2026年量产5.5倍光罩（搭载12颗HBM3E/4，良率超98%），2028年备妥9.5倍光罩技术，2029年更将迈向大于14倍光罩、整合24颗HBM的超大规格。台积电预估，透过SoIC与CoWoS整合，2029年整体系统算力将达2024年的50倍。

面对内存墙挑战，HBM堆叠层数从8、12层向上攀升。迈入HBM4后其带宽将翻倍至2048-bit，台积电采N12制程打造基础芯片，降功耗超45%且带宽增2.5倍；未来导入N3制程将再度提高带宽与能效。预估2029年整体内存带宽将大幅成长34.6倍。

传统铜线面临高频损耗瓶颈，硅光子学成为关键解方。台积电「COUPE」技术透过SoIC将电芯片3D堆叠于光芯片上。因接合间距仅2-4微米，高频112Gbps下传输损耗仅0.06dB（远低于微凸块的1.38dB），能大幅降耗并缩短延迟至10-20奈秒。预计2026年量产首款200Gbps微环调变器（带宽密度0.5 Tbps/mm），2030年更将达到4 Tbps/mm带宽密度。

硅光子设计挑战极大，需克服温控、高频毫米波与精准光路对准。台积电推出光学PDK，建立等效电路使设计者能在电子域进行光电共模拟；并通过DRC、LVS与热模拟全流程自动化，大幅提升3D IC开发与设计效率。李湘强调，台积电已完整建构先进制程、3DFabric、硅光子与自动化设计的生态系，将成为驱动下一波AI工业规模化浪潮的核心引擎。