麒麟2026芯片实测数据曝光

2026年9月4日，华为半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上发布了题为《Huawei's τ Chip Was Supposed to Melt?》的论文，首次公开了基于“韬（τ）定律”打造的麒麟2026芯片实测数据。论文以实际结果回应了外界对于该技术发热隐患的质疑，标志着“韬定律”在短短40天内，完成了从理论框架到工程实证的关键跨越。

麒麟2026实测数据曝光：晶体管密度暴涨，功耗与温度反降

论文数据显示，采用“逻辑折叠”（LogicFolding）技术的麒麟2026芯片，其晶体管密度从上一代平面架构麒麟9030 Pro的约每平方毫米1.55亿个，跃升至2.38亿个，提升幅度高达55%。这一增幅，相当于过去依靠传统工艺微缩三年才能达到的水平。

更令行业关注的是其功耗表现。在同等性能的测试条件下，麒麟2026的NPU功耗下降了66%，GPU功耗下降了58%，CPU性能大核功耗下降了41%。这意味着在晶体管数量大幅增加的同时，完成相同任务时芯片的工作温度反而更低，直接颠覆了“密度提升必然导致功耗飙升”的传统认知。

论文解释了这一反常识现象的核心原因：现代芯片绝大部分能耗并非消耗在晶体管本身的逻辑运算上，而是消耗在数据通过金属走线搬运的过程中，如同上班族通勤能耗远大于工位办公。

“逻辑折叠”技术通过将原本在平面上延伸的长距离走线，折叠为上下层之间的短距离垂直连接，显著缩短了信号传输路径。走线缩短直接削减了占据功耗大头的互连电容开销，并使得电路可以在更低电压下工作。由于动态功耗与电压平方成正比，这一变化带来了幅度更大的功耗收益。

论文特别指出，τ（韬）是时间缩放定律，其本身并不等同于天然低功耗。折叠架构既可以低电压低温运行，也可以拉高频率换取更强性能。麒麟2026之所以能在功耗上取得巨大收益，是工程师在获得“逻辑折叠”带来的时间裕量后，主动将其转化为电压和功耗降低的结果。

在追求极限性能的Turbo模式下，麒麟2026的NPU算力最高可达70 TOPS，相比前代提升141%。这印证了华为的迭代路径：每一代芯片将折叠带来的时间红利，转化为功耗或性能收益，循环往复，持续推动芯片进步。

此前的7月份，何庭波已在ChinaXiv上发布了“韬（τ）定律”的V2版本论文，系统阐述了这一后摩尔时代的缩放理论体系。而9月4日更新的这篇论文，则聚焦于工程实证，用麒麟2026的量产数据验证了理论的正确性。

截至发稿，该论文在ChinaXiv平台上的点击量已超28.8万次，下载量超6万次。据悉，麒麟2026和2027均已完成流片。今年秋季，搭载麒麟2026芯片的新机将正式问世。

以下最新论文原文：

《华为的τ芯片本该烧毁吗？》

作者：何庭波

摘要

热量是τ缩放定律（即华为折叠硅片背后的时间缩放原理，得名于其旨在缩短的延迟τ（“韬”））最尖锐的隐忧。我们麒麟芯片的实测结果将这一质疑彻底颠覆。原因每一个通勤者都心知肚明：在芯片上，如同在一个工作日中，消耗大部分能量的是“通勤”过程，而不是在“工位”上的工作。

关键词

逻辑折叠，τ缩放定律，3D集成，混合键合，低功耗设计，系统-技术协同优化。

问一百个芯片工程师未来行业最重要的技术是什么，很多人会回答：3D集成——将芯片层层堆叠，以增加可用于系统的硅面积。问任何一位有经验的芯片工程师什么会扼杀3D集成，你几乎总会听到同一个词：热量。

这种推论感觉像是一条自然法则。将有源晶体管堆叠在有源晶体管之上，将更多晶体管塞进每一平方毫米，然后将整个结构密封在一个紧凑的移动设备内，其结果似乎是不可避免的。功率转化为热量。热量被困在密闭空间内会升高温度。温度一旦超过极限，就会降频、降低可靠性，最终烧毁芯片。按照这种逻辑，折叠得越密集，发热就越厉害——折叠得越用力，撞墙就越快。

华为无法等待这个争议自行平息。由于无法获得让竞争对手得以持续缩小晶体管的工具，华为不得不打破这个循环——而且要比任何人都更快地打破它。因此，它停止了缩放空间（即晶体管的线性尺寸），转而开始缩放时间：即信号传输芯片关键路径所特有的延迟。这个延迟被写作τ——发音为tau，中文译为“韬”——而τ缩放定律正是一场旨在持续降低τ的战役[1]。其压缩延迟的旗舰技术被称为“逻辑折叠”：将原本铺展在平面上的电路，折叠成由微小垂直互连桥接的垂直堆叠层，从而使信号传输更短的距离。

从一开始，τ就被设想为电子系统的定律，而非一种器件技巧：时间可以在每个层级——器件、电路、芯片和系统——被压缩。逻辑折叠是该框架内的一种技术，工作在电路和芯片层面。这种区别至关重要，因为业界一直在遗忘它。晶体管发明后不久，就出现了一项同等重要的发明——集成电路。然而，半导体进步的故事仍被讲述为关于更好晶体管的故事，仿佛由数十亿晶体管集成而来的电路只是一个事后想法。τ缩放继承了这一盲点：怀疑论者在τ芯片中看到相同的晶体管，便得出结论认为没有任何根本性的改变。下文提供的证据将说明他们为何错了。

当逻辑折叠首次公之于众时——2026年5月，在IEEE国际电路与系统研讨会上——会场中的怀疑气氛浓厚。最尖锐的反对意见直指热量、热量，还是热量。

但这种逻辑只有一个问题。在真实硅片上的测量结果——即将于本月出货的麒麟2026——显示了相反的结果。该芯片比其前代产品温度更低，同时每平方毫米晶体管数量增加了55%，在一些关键任务上功耗降低高达66%。下文将解释为何会如此，以及为什么逻辑折叠和τ缩放定律将带领华为——很可能还有其他人——走向未来。

I. 什么是逻辑折叠？

摩尔定律引领计算行业（以及许多其他行业）走过了很长的路，但它始终依赖于一个单一的技巧：几何缩放[2],[3]。把晶体管做得更小，芯片就能同时变得更快、更省。十多年前，这一技巧开始失效。对晶体管结构进行巧妙的改变又争取了十年，但现在每个芯片制造商都为每个新节点付出更多，收获却更少[4]-[7]。

对华为而言，这种压力来得更早、更猛烈。要将尺寸缩小到业界所谓的7纳米节点以下，需要极紫外（EUV）光刻技术，而该技术无法获取。必须找到另一条路。

六年的探索引导人们重新审视几何缩放，认清它一直以来的本质：一种手段，而非目的。缩小晶体管的重点从来不是小本身，而是小所带来的东西——更快的开关速度、更短的响应时间、更高的时钟频率。简而言之，逻辑折叠是一种在不缩小空间的情况下换取时间的方法。在大致相同的硅面积内，它集成了更多晶体管，并使由它们构建的系统运行得更快。

实现这一目标的关键工艺被称为3D混合键合，它更像是焊接而非封装。两片晶圆（或一片晶圆与一个芯片）被精确对准，压在一起，并缓慢加热。在退火过程中，两片氧化物表面之间形成共价键，融合成一个单一的介电层，同时每个面上的铜焊盘相互膨胀并熔合为连续的金属。结果是在堆叠的芯片之间形成了一片垂直连接。在当今最先进的一些商用逻辑芯片中，这些连接间距约为10微米，即每100平方毫米少于100万个垂直互连。

真正的设计问题在于，在折叠实际降低RC（即阻碍并消耗每个信号的电阻和电容）之前，每单位面积应有多少垂直连接。虽然没有封闭形式的答案，但有一项直觉是可靠的。典型的逻辑工艺具有720纳米的最小顶部金属间距。将键合间距与此数值匹配，则面对面的晶圆可以直接连接顶部金属信号。若选择更稀疏的间距，这些信号就必须扇出到更稀疏的焊盘——这会增加导线、拥塞和RC，而这正是折叠旨在消除的成本。设计空间探索证实了这一直觉：1.5微米的间距已能支持良好的逻辑折叠，1微米更好，而720纳米将进一步扩大收益。未来，我们预计将进一步缩小键合间距至480纳米，使混合键合焊盘能连接到更低的金属层，为逻辑折叠提供更多设计自由度。

我们将混合键合视为晶圆级、跨层器件步骤，而非封装步骤。芯片到晶圆键合是一个芯片处理过程——拾取和放置——从芯片封装工厂演变而来。其精度基线较低，即使经过多年改进，仍停留在微米级。晶圆到晶圆键合则始于一个不同的世界：晶圆厂处理，其中光刻工具已将套刻精度控制在几纳米内。这个高精度基线是正确的起点，但键合仍需解决光刻扫描仪从未面临的问题——应力控制、CMP平坦化、清洁、晶圆翘曲、边缘斜率和对准——然后才能实现亚微米级间距。在40纳米工艺工具上，我们在麒麟2026中达到了1.5微米的混合键合间距——5000万个垂直互连，其中10%到15%用于传输信号。麒麟2027的硅片已实现1微米间距和超过1亿个垂直互连。三年内，我们预计将达到720纳米的顶部金属间距（即1:1的传动比）和超过2亿个垂直互连。

有了垂直互连，折叠就可以开始了。华为的工程师们检查了麒麟SoC中工作最繁重的模块——NPU、CPU、GPU和DSP——并找出每个模块内部最长、最慢、最耗电的水平路径。然后，每个模块都被重新设计，以同时占据两层硅片，将这些长的水平连接转变为从一个芯片到另一个芯片的短垂直跳转。

在首个依赖逻辑折叠的移动系统级芯片（SoC）麒麟2026上，晶体管密度在一代之内就从大约每平方毫米1.55亿个跃升至2.38亿个——提升了55%。这相当于我们过去三年通过几何缩放所达到的提升。

这当然是一个伟大的成果，但直觉告诉我们功率密度应该同步攀升。

然而它却下降了。

在同等性能下，与平面架构的前代产品相比，麒麟2026在实际基准测试中，NPU功耗降低了66%，GPU降低了58%，CPU性能核降低了41%。我们在每平方毫米中集成了更多的晶体管，而芯片在完成单位工作时运行温度更低，而不是更高。

这一结果需要解释，因为它看起来像是违反了 skeptics 所引用的物理学原理。但事实并非如此。它揭示的是芯片功耗实际去向的一课——答案并非大多数人以为的那样。

II. 两份功耗账单的故事

在智能手机典型的日常负载中，其芯片以两种方式消耗功率。其一，静态泄漏，即即使没有进行计算时消耗的功率，其数值极小。与之相对的动态功耗，即在计算过程中消耗的功率，约占总功耗的90%。

数字电路基本上以两种方式消耗动态能量。第一种是开关：翻转晶体管门极，对逻辑门的微小电容进行充放电，以将位从0变为1再变回。这是“真正的工作”——计算本身。

第二种是传输信号：对承载这些比特从芯片一端到另一端的长金属导线进行充放电。导线是涂抹在距离上的电容器。信号传输得越远，需要充电的电容就越大，能量随电容成比例增加。在动态功耗的教科书式表达式中，

P = α · C · V2· f

[1] C（电容）并非由晶体管主导。在先进工艺节点上，它由导线主导。互连电容，而非栅极电容，才是能量的归宿。

以下正是直觉出错的地方：在现代SoC模块中，导线——即传输过程——通常消耗比门极——即计算过程——更多的能量。处理器花费的大部分功率并非用于“思考”，而是用于“通勤”。

III. 你的通勤如何解释你的芯片

考虑一个普通办公室职员的日常能量预算。人们很容易假设大部分能量消耗在实际工作上——会议、电子表格、思考。但事实并非如此。对许多办公室职员来说，一天中最大的能量消耗是通勤：每天两次往返于家庭和办公室之间的驾车或乘火车。案头工作相对来说消耗较少；交通占主导地位。

芯片也不例外。门极负责思考，导线负责通勤。在大型AI集群中同样如此：超过80%的能量用于数据传输，而非计算。同样的不平衡，以较温和的形式，存在于每个智能手机SoC内部。

一旦你以这种方式看待功耗，对折叠的热学质疑就被颠覆了。批评者假定更紧密地封装晶体管必然会提高功率密度，因为他们潜意识里关注的是门极计数——即案头工作。但主导项是通勤。而逻辑折叠做了什么？它把每个人的家都搬到了离办公室更近的地方。

当你将电路折叠成由亚微米间距混合键合焊盘连接的垂直层时，曾经需要穿越长水平导线（数百微米）的信号，现在通过几微米外的键合焊盘直接向下传输。根据我们的经验，折叠路径上的导线长度在典型核心上减少20%，在一些关键路径上减少高达70%。时钟网络——一些最繁忙、最耗电的导线——缩短得如此之多，以至于我们将时钟缓冲器数量减少了一半以上。仅在一个处理模块上，折叠就将时钟布线缩短了28%，并将缓冲器数量从43,600个减少到19,000个。

每根缩短的导线都是需要充电的更小电容，因此功耗方程中的主导项急剧下降。案头工作——实际的开关动作——基本不变，但通勤被大幅削减。这就是功率密度降低的来源。不是由于计算更少，而是由于数据传输更少。

IV. 麒麟2026功耗，模块分解

主导智能手机SoC热预算的模块，恰恰是那些传输数据最多的模块：运行AI推理的NPU、渲染像素的GPU和处理信号的DSP。它们发热的原因相同：它们是通信密集型的。由于它们在内存、缓冲区和算术单元之间传输大量数据，其功耗的很大一部分是“通勤”而非“计算”——而这正是折叠所针对的部分。

为了展示每个模块从逻辑折叠中获得了多少收益，我们在同等性能下——相同的AI吞吐量、帧率或基准分数——将折叠芯片与其平面架构的前代产品麒麟9030 Pro进行了对比测量。一个模块如果完成相同工作所需速度更低，就可以在更低的电压下运行，从而获得复合收益。同时，由于相同的硅片也可以全速运行，每个模块都以两种模式报告：与其前代产品性能匹配时，以及全速运行时。以下是硅片为这些模块报告的数据。

如【图1】所示，每个图表有五个面板——性能、频率、电压、归一化功耗和归一化功率密度——以及三个柱状条：平面架构的麒麟9030 Pro、同等性能下的麒麟2026、以及Turbo模式下的麒麟2026。归一化面板上的虚线标记了9030 Pro的基线。折叠芯片的面积为两层堆栈的投影面积——功率密度即以此为基准进行测量。

△【图1】平面型Kirin9030 Pro（灰色）、Kirin 2026等性能模式（蓝绿色）以及Kirin 2026加速模式（橙色）的性能、频率、电压、归一化功率和归一化功率密度。GPU最高负载来自某款特定游戏中渲染压力最大的帧；CPU HNX基准测试包含关键移动应用片段，用于衡量真实场景下的CPU性能和功耗；Geekbench 6是行业标准的CPU性能基准测试。HNX侧重于真实用户体验，而Geekbench 6则面向最繁重的性能负载场景。

△【图2】 平面型Kirin9030 Pro（灰色）、Kirin 2026等性能模式（蓝绿色）以及Kirin 2027等性能模式（绿色）的归一化面积、频率、电压、归一化功率和归一化功率密度。

NPU是批评者最害怕堆叠的模块，因为它既是密度最高的，也是最热的模块之一。然而它却实现了所有模块中最大的降幅：在相同的29 TOPS下，其时钟频率可下调63%，电压可从0.85 V降至0.55 V。这导致功耗降低66%，功率密度更是惊人地下降了73%。GPU紧随其后：在与麒麟9030 Pro相同的61 FPS下运行，但电压降低了200毫伏，功耗下降了58%。这种梯度恰恰沿着“通勤”程度分布：一个模块越并行、越消耗数据，折叠带来的回报就越大。

DSP是个例外，它提供了一个重要的教训：通过逻辑折叠，面积缩小的速度可能快于功耗（图2）。第一代折叠（麒麟2026）以降低25%的功耗完成相同工作，但功率密度——即每平方毫米消耗的功率——上升了24%，而真正对控制热量重要的是功率密度。增长的原因很简单：折叠将DSP的占用面积缩小了40%，因此即使其功耗下降，功率密度仍然上升。第二代折叠（麒麟2027）解决了这个问题：我们已经拥有了该硅片并测量到其功率密度低于平面架构的原型，同时功耗降低了47%。换句话说，密度是一个设计输出，而非命运。

CPU性能核从折叠中获益颇丰——在基准测试中以低9%的时钟频率和低200毫伏的电源电压匹配了其前代产品的分数，在HNX基准测试中功耗降低了41%。但其功率密度的节省是这些热模块中最不显著的。这并非折叠的失败；它指向了我们稍后将讨论的重要线索。

当然，我们不仅仅对功耗节省感兴趣。我们还全速运行了麒麟2026的模块，以观察它们与9030 Pro相比能做什么。在全速运行下，折叠后的NPU提供70 TOPS——比其前代产品高出141%——GPU提供多42%的帧率，CPU在HNX基准测试中得分提升18%；在这些模式下，它们的功率密度高于平面架构的前代芯片。因此，折叠为系统提供了一个平面芯片从未有过的控制旋钮：同一个模块可以根据场景成为“吝啬鬼”或“纪录打破者”。

V. 并行理论：电路中的τ缩放定律，软件中的阿姆达尔定律

缩短“通勤”解释了部分功耗节省，但更多的节省来自降低电压，因为动态功耗与电压的平方成正比。逻辑折叠通过将电路分为三类来解锁这种降低：真正的串行电路，需要峰值频率和电压；可并行化的电路，将工作分散到许多并排运行的副本上；以及介于两者之间的电路，部分串行、部分并行[8]。

绝不妥协的串行电路是少数。绝大多数情况下，现代SoC的晶体管服务于第二和第三类，即NPU、GPU和DSP，它们之所以消耗大量功率，正是因为它们宽、并行且消耗数据。CPU性能核（大核）是第一类中最清晰的代表，因为其单个快速整数执行线程无法并行化，且必须接近电压和频率曲线的顶端运行。回想一下，折叠在HNX基准测试的同等性能下仅为其带来了9%的时钟频率降低——这是线性的“通勤”节省，而非完全的二次方电压节省。将逻辑折叠应用于低并行度的CPU性能核需要精心的设计、先进的EDA工具链和漫长的验证周期。这是一次系统性的大修，而非快速修复。尽管麒麟2026已实现了显著收益，但大部分工作还在后头，需要在未来三到五年内进行积极、探索性的创新。然而，在通往这些最终成果的道路上，每年都将实现切实且不断累积的改进。

幸运的是，这些架构障碍不必仅由硅片来克服。智能手机拥有朴素分析所忽略的东西：深度软硬件协同设计。任务调度器与折叠后的布局规划经过协同优化，旨在软件中将任务并行化，并将其分派到几个小而高效的核心上。而不是强迫一个英勇的大核独自承担每一个高负载任务。这将大核必须承担的串行工作比例保持在应用允许的最小值。这将工作负载从第一类转移到第二类，在此二次方电压杠杆得以应用。

在这里，两种杠杆结合了起来。折叠缩短了导线，同时在相同的占用面积内为容纳更多晶体管腾出了空间。这些额外的晶体管可用于创建许多电路的副本，然后这些副本可以并行运行，分散工作负载，使每个都能以更慢的时钟和更低的电压运行。如果说“通勤”论点带来了C的线性节省，那么并行性论点则带来了V²的二次方节省。

折叠后的NPU是一个典型的例子。其前代产品包含一个大核和两个能效核，而折叠带来的晶体管盈余足以支撑四个大核。更宽的阵列在0.7V电压下提供70 TOPS——远低于其前代产品在提供不到一半性能时所需的0.85V。更多的硬件，运行更从容，完成更多工作：二次方杠杆，完全按照方程式的预期工作。

这就是为什么更密集的芯片消耗更少功率的原因。需要高电压的串行工作占比足够小，不会主导功耗预算；其余所有——占绝大多数的并行部分——被折叠得更宽，时钟更从容，且在更低电压下运行。

这种设计反映了Gene Amdahl的著名洞见：程序的串行部分限制了并行性所能带来的收益。阿姆达尔定律是关于软件的。逻辑折叠揭示的是其硬件孪生定律：硅片的串行部分很小，因此芯片的大部分可以用速度换取并行性。它们如同双星——一个掌控代码中的算法，另一个掌控电路中的延迟和能量，构成了系统-技术协同优化（STCO）的理论基石。

VI. 从设计上消除热点

尽管我们通过逻辑折叠实现了所有功耗节省，但仍有人可能争辩说我们会有热量问题。堆叠两层频繁开关的晶体管会集中热量，因为底层产生的热量必须穿过顶层材料才能散发。

我们认为批评者瞄准了错误的指标。重要的不是热量，而是热密度，再深一层，是晶体管的结温——这才是真正决定速度、泄漏和可靠性的指标。芯片失效不是由于耗散了特定数量的瓦特，而是当晶体管结温超过其工作温度极限时发生的。每一个值得讨论的热学论点最终都是关于这个结温的。

有两件事使其可控。首先，折叠降低了热源处的热密度：同等性能下总功耗确实下降了，且降低的功耗分布在了多个有源硅层上，而非单个密集的平面。这实现了更低的瓦特/立方毫米，而热密度正是决定结温高低的因素。

其次，剩余的热量得到了管理。由于折叠缩小了NPU和其他热模块的占用面积，有空间让热量在垂直上升到表面前水平扩散，消除局部热点并降低结温。底层比顶层温度高几度的适度垂直温度梯度，作为设计参数，通过将最热的模块放置在热量最容易散逸的位置来加以预算。真正的敌人不是平均温度，而是结温远高于其邻居的局部热点。当设计工具主动在不同层间交错放置热逻辑和冷逻辑，防止热点直接堆叠在一起时，折叠就赢得了其热裕量。

这就是为什么我们的麒麟2026实现是刻意保守的：折叠只选择性地应用于收益最大的关键路径，并采用热感知布局，而非盲目堆叠一切。通过这种方式——降低热密度，水平扩散，预算垂直梯度，并追捕热点——结温就保持在窗口之内。

VII. 西西弗斯，但山坡通向某处

以最终胜利的调子结束将是不诚实的。

τ是一个时间缩放定律，而非能量定律。一个运行得更快但消耗更多功率的折叠系统并不违反任何时间缩放原理——但它会在午饭前耗尽你的电池。麒麟之所以能凉爽运行，是因为我们有意将折叠获得的时间裕量用于降低电压和功耗。这种取舍是一门伴随学科，而非定律的免费馈赠。

折叠后的NPU能以三分之一的功耗完成其前代产品的工作，同时也能以超过其前代产品141%的性能运行，超越其功率密度。物理学允许两种设置；是工程纪律选择了凉爽的那一个。这是我们计划每一代新芯片都做出的选择。

折叠后的CPU是刻意保守的，只针对关键路径。然而，它今年已经将性能核频率恢复到了3.1GHz。要在未来三到五年内释放逻辑折叠的全部潜力，需要全行业积极、广泛的创新——扩展设计空间，缩小混合键合间距，集成更低金属层的TSV，垂直堆叠更多层，等等。逻辑折叠将为麒麟CPU核心频率达到5GHz及以上铺平道路。该路线图是可行且经济上可持续的。

在神话中，西西弗斯被罚将巨石推上山坡，却只能看着它滚落，然后重新开始。在τ缩放定律下的工程学遵循着同样的节奏：折叠芯片，赢得时间裕量，将其用于功耗——然后下一代到来，巨石重新开始。上述提出的折叠布线并非逃离该循环；它是下一次推动。我们的故事与神话分道扬镳之处在于，这个山坡通向某处：每个循环都留下一个计算更多、消耗更少的芯片，累积的距离就是业界所谓的进步。工作永无止境——这不是定律的弱点，而是工作说明本身。而且，你必须想象这些工程师是快乐的。

VIII. 更凉爽才是前进之路

但热量——这个每个人都会首先想到的质疑——结果却建立在对芯片能量消耗在哪里的误解之上。恐惧计算的是案头工作。物理学却由通勤主导。逻辑折叠缩短了通勤，一举降低了时间常数τ和能量，因为距离对两者都有成本。

我们能看到的τ的每一个未来，成败都取决于功耗。时间裕量是工具；能量是奖品。这个定律的下一个十年，评判标准将不是折叠堆栈能跑多快，而是它们在运行时消耗多少的能量。

那个本该烧毁的τ芯片，反而运行得更凉爽了——并非不顾折叠，而是恰恰因为折叠。τ（韬），最终，在不止一个方向上实现了削减。