引言
RISC-V架构凭借开源、模块化、可扩展的特性，在嵌入式与边缘计算领域获得广泛应用；以香山为代表的开源高性能RISC-V处理器表明，开源模式同样可以支撑先进乱序超标量微架构的设计与实现［1］。乱序超标量执行作为提升指令级并行度的关键技术，已成为高性能嵌入式处理器设计的核心方案［2］。围绕RISC-V处理器的研究正沿多条路线展开，包括面向高性能乱序核的指令扩展框架［3］、大模型辅助的SoC敏捷设计方法［4］、微架构设计空间探索的加速方法［5］、基于灵敏度分析的参数优化方法［6］等。
然而，当前RISCV乱序处理器的微架构参数设计多基于设计者经验或面向通用负载的启发式配置，缺乏针对嵌入式典型负载的系统化量化分析。嵌入式场景对面积与功耗高度敏感，各参数“够用即可”的边界需要通过实验数据加以界定。
本文的研究目标如下：(1)在GEM5仿真平台中构建基于RiscvO3CPU的RISC-V乱序内核基线模型，建立可量化的微架构参数分析框架；(2)以CoreMark、Dhrystone、Whetstone及Embench子集为优化目标，系统分析核心微架构参数的灵敏度；(3)通过单因素实验给出面向嵌入式负载的最优参数配置；(4)引入SPEC CPU2006基准作为通用负载对照，检验嵌入式优化结论的适用边界。
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作者信息：
黄旭东，田亚南，洪泽
(中国电子科技集团公司第五十八研究所，江苏无锡214035)
