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基于Cadence CHI和IVD VIP的 多核SoC系统数据一致性验证

作者：范君健1，晁张虎1，杨庆娜1，刘 琪1，朱 红1，单建旗2
发布日期：2020-08-25
来源：2020年电子技术应用第8期

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    Cache(高速缓冲存储器)是存在于处理器核与主存之间的存储器，在多核的处理器系统当中，当多个Cache包含同一块数据时，如果其中任意一个Cache修改了该数据块而没有通知其他的Cache，就会产生数据不一致的情况[1]。Cache一致性就是维护多个Cache数据的一致性，Cache一致性协议是多核处理器系统的核心，因此Cache一致性的验证是一项非常重要的工作。

    现阶段，Cache一致性的验证一般采用软件模拟的形式，但随着协议复杂性的增加，验证中需要覆盖的状态与路径成几何倍数增加。同时，访存数据在经过片上互联网络写入主存时要经过较长的路径，需要对流经网络的数据正确性进行检查，验证环境的复杂程度越来越高。在验证环境搭建与验证覆盖率收集方面，验证人员往往需要投入大量的精力，导致Cache一致性验证周期耗时较长。




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作者信息:

范君健1，晁张虎1，杨庆娜1，刘  琪1，朱  红1，单建旗2

(1.天津飞腾信息技术有限公司，天津102209；2 Cadence，广东 深圳518040)

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Cache一致性 子系统级验证 VIP 模块化验证

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