设计应用

基于PG网络的全流程优化在高性能CPU内核中的应用

作者：姜姝，杨超，吴驰
发布日期：2023-08-29
来源：2023年电子技术应用第8期

0　引言

随着高性能计算芯片的集成度不断提高以及工艺的进步，加上逻辑电路与电源网络的复杂程度也越来越高，芯片中某些区域会出现局部电流较大的现象，使得所在区域电压降 (IR Drop)增大，导致逻辑单元上的实际工作电压低于理想工作电压，导致芯片产生时序问题，甚至可能发生逻辑门的功能故障[1-4]。本文基于Cadence实现工具Innovus的flash PG flow完成对于PG 网络的综合实现与快速迭代，并利用 auto reinforce PG和trim PG从两方面实现了对高性能CPU核的电压降与时序之间的trade-off，完成从布图规划(floorplan)阶段到PR(Placement and Route)阶段针对PG网络的流程优化。



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作者信息：

姜姝，杨超，吴驰

（上海云豹创芯智能科技有限公司，上海 201210）


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芯片设计 flashPG IRDrop修复

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