设计应用

器件级带电器件模型静电放电测试标准分析及应用

作者：江徽1，2，唐震1，王倩倩1，万永康1，2，虞勇坚1，2
发布日期：2025-04-21
来源：电子技术应用

引言

半导体器件在制造、测试、试验、装配、运输及贮存过程中受外在电场作用，或与其他绝缘材料相互摩擦作用，使器件内部积聚大量电荷，与接地导体接触后形成导电通道，大量电荷向外部传导，并极短的时间内产生静电脉冲，导致器件损坏，该失效机制就是器件级带电器件模型（CDM）静电放电（简称CDM ESD）现象 [1-2]。

半导体制造工艺节点的提升和结构的变化，尤其是栅氧层厚度的降低，严重影响了元器件对CDM ESD的耐受能力，使CDM ESD测试考核逐步成为新产品性能考核的必需项。目前，国内各领域针对CDM ESD测试标准建设还不完善，基本上都是参照国际相关标准进行考核，执行标准的差异与对相关国际标准的范围、执行要求以及应用范围等认识不够清晰，造成了测试标准的选择、测试和工程应用过程中诸多问题产生[3]。

本文对CDM国内外相关通用测试标准进行整理、分析与解读。梳理各标准之间差异性和关联性，明确各标准的应用范围与技术要点，研究并分析影响器件级CDM ESD测试结果的因素与相应控制方法，并提出标准应用过程中一些技术技巧，用于保障结果一致性和准确性，指导器件级CDM ESD测试标准的选择、测试和工程应用。


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作者信息：

江徽1，2，唐震1，王倩倩1，万永康1，2，虞勇坚1，2

（1.中国电子科技集团公司第五十八研究所，江苏 无锡 214035；

2.无锡市集成电路测试和可靠性重点实验室，江苏 无锡 214035）


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带电器件模型 器件级 测试标准

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